Nos tutelles

CNRS UPS Enseeiht

Rechercher




Accueil > Actualités

Soutenance de thèse de Yazan BARAZI

par David Bonnafous - publié le

Yazan BARAZI soutiendra ses travaux de thèse intitulés :

"Protection rapide en régime extrême de court-circuit des transistors MOSFET SiC par fonctions intégrées en technologie ASIC CMOS".

La soutenance se déroulera jeudi 1 octobre 2020 à 14h en salle des thèses (C002) à l’ENSEEIHT, 2 rue Charles Camichel 31000.

https://us04web.zoom.us/j/72739736489?pwd=SFptZjlYTVhJS1YrVkhnaXZZdk04dz09

Meeting ID : 727 3973 6489
Passcode : 5RsvWq

Jury :
M. Nicolas ROUGER - CNRS, Institut National Polytechnique de Toulouse – LAPLACE – Directeur de thèse
M. Frédéric RICHARDEAU - CNRS, Institut National Polytechnique de Toulouse – LAPLACE – Co-directeur de thèse
M. Jean Christophe CREBIER - CNRS, Université Grenoble Alpes - G2Elab – Rapporteur
M. Nicolas GINOT - IUT de Nantes Département GE&II - IETR – Rapporteur
M. Stéphane AZZOPARDI} - Safran Tech – Examinateur
Mme Mounira BERKANI - UPEC-ESPE de Créteil - SATIE – Examinatrice
M. Marc COUSINEAU - Institut National Polytechnique de Toulouse - LAPLACE – Examinateur
M. Hassan MAHER - Université de Sherbrooke – Examinateur
M. Thierry SICARD - NXP Semiconductors – Invité

Résumé :
Les transistors de puissance grands gaps tels que les MOSFETs SiC et HEMT GaN repoussent les compromis classiques en électronique de puissance. Brièvement, des gains significatifs ont été démontrés par les transistors SiC et GaN : meilleurs rendements, couplés à une augmentation des densités de puissance offerte par la montée en fréquence de découpage. Les MOSFET SiC à haute tension présentent des spécificités telles qu’une faible tenue en court-circuit CC par rapport aux IGBT Si et un oxyde de grille aminci, et une tension de commande rapprochée grille-source élevée. La polarisation négative sur la grille à l’état bloqué crée un stress supplémentaire qui réduit la fiabilité du MOSFET SiC. La forte polarisation positive de la grille provoque un courant de saturation de drain important en cas de CC. Ainsi, cette technologie fait émerger des besoins spécifiques de surveillance et de protection ultra-rapides. Pour cela, le travail de cette thèse se focalise sur deux études pour surmonter ces contraintes toute en gardant un bon compromis de performances entre « niveau d’intégration technologique ‘CMS/ASIC-CMOS’–rapidité–robustesse ». La première, regroupe un ensemble de solutions nouvelles permettant une détection du court-circuit sur le cycle de commutation, sur la base d’une architecture conventionnelle de commande rapprochée dite à 2 niveaux de tension. La deuxième étude est plus exploratoire et basée sur une nouvelle architecture de gate–driver, dite multi-niveaux, à faible niveau de stress pour le MOSFET SiC tout en maintenant les performances dynamiques.

Les travaux portent d’abord sur l’environnement du SiC MOSFET, (caractérisation et propriétés de comportement en CC par simulations orientées "circuit" de type PLECS et LTSpice), puis présentent une étude bibliographique sur les commandes rapprochées dites Gate Driver, une étude approfondie a été réalisée sur les court-circuits type I & II (Hard switch fault) (Fault under Load) ; regroupés dans un premier chapitre du manuscrit.

Un banc de test réalisé antérieurement au sein du laboratoire, a permis de compléter et de valider l’étude d’analyse-simulation et de préparer des stimuli test pour l’étape de conception des nouvelles solutions. Inspiré par la méthode de Gate charge apparue pour les IGBTs en silicium et évoquée pour les MOSFETs SiC. La méthode fait l’objet d’un travail de conception, de dimensionnement et de prototypage. Cette méthode de référence permet une détection de type HSF en moins de 200ns sous 400V avec des composants 1,2kV allant de 80 à 120mOhm.

S’agissant des nouvelles méthodes de détection rapides et intégrées, les travaux de cette thèse se focalisent particulièrement sur la conception d’un circuit ASIC CMOS. Pour cela, la conception d’un gate driver adapté est essentiel. Un ASIC est conçu en technologie X-Fab XT-0.18 SOI-CMOS sous Cadence, et puis mis en boitier et assemblé sur PCB conçu pour les besoins de tests et adaptable au banc principal. La conception du gate driver a considéré de nombreuses fonctions (détection du CC, SSD, buffer segmenté, AMC", …). Du point de vue de la détection du CC, les fonctions nouvelles de surveillance intégrées concernent la méthode de dérivation temporelle de V[GS] qui est basée sur une détection par un circuit dérivateur analogique RC sur la séquence de plateau avec deux variantes. Une deuxième méthode nouvelle porte sur la variabilité de la quantité de charge d’une capacité "capteur" auxiliaire au potentiel du drain, partiellement intégrée dans l’ASIC, cette capacité sense jouant aussi le rôle d’un isolateur.

En marge de cette étude principale, une étude exploratoire a porté sur une architecture modulaire de commande rapprochée à plusieurs niveaux de tension de polarisation tirant profit de l’isolation SOI et des transistors CMOS à basse tension pour piloter le MOSFETs SiC et améliorer leur fiabilité grâce à une sélection active et dynamique à plusieurs niveaux sur les séquences de commutation et les états marche/arrêt.

Mots-clés :
Conception CMOS ; Electronique analogique et numérique ; électronique de puissance ; commande de transistors grands gaps ; MOSFET SiC ; Court-Circuit & protection